91I/PrimeTime/Time/VieldII/ViTEX II时序分析器和PrimeTimes报告两种时钟的不同偏移间隔-Xilinx-AMD社区-FPGA CPLD-ChipDebug

91I/PrimeTime/Time/VieldII/ViTEX II时序分析器和PrimeTimes报告两种时钟的不同偏移间隔

描述

对于正负边沿触发器的偏移,TrCE错误地计算负边触发器的松弛。这导致跟踪和PrimeTimes仿真的相关性问题。

解决方案

通过计算在相应的边缘上的轨迹,计算两相时钟的偏移间隙。另一方面,PrimeTimes的基础是只对正、负边触发器的上升时钟边沿进行松弛计算。

为了解决这个问题,创建一个组并为触发器的正组偏移它;创建另一个组并为负边触发器偏移它。

这个问题将被固定在下一个主要的软件版本中。

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