LogICOR维特比译码器V1.0-4.1i核心发生器在Viterbi译码器的核心行为仿真中，“RDY”信号提前高一时钟

描述

关键词：FEC、前向纠错、Viterbi

紧迫性：标准

一般描述：
在并行维特比解码器中，当CyHasyNd＝0和CyHasyRDY＝1时，RDY信号在行为模型中过早地达到一个时钟。

随后，信号在结构和行为代码中保持较高。

解决方案

这只是一个行为模型问题，并且核心实现将正常工作。我们的开发人员意识到了仿真不匹配，正在进行修复。

如果你不能在这附近工作，你可以使用EDIF网表对核心进行门级仿真；通过NDDBug获取核心的EDF-网表，然后运行NGD2VHDL。有关此过程的更多信息，请参阅（Xilinx解决方案8065）.