61I核心发生器- BITGEN DRC警告：“设计规则：331 -块检查：悬挂F输出。COMP AFIFO/BU7/SP的F配置，但不使用输出。

描述

一般描述

当运行VilTEX II设计的Xilinx实现工具的比特流生成（BITGEN）时，可能会报告与以下类似的警告消息：

“运行DRC”

警告：设计规则：331 -块检查：悬空F输出。COMP的F

弗莱德/BU7/SP被配置，但不使用输出。

警告：设计规则：331 -块检查：悬挂G输出。COMP的G

弗莱德/BU7/SP被配置，但不使用输出。

解决方案

如果这些组件来自核心生成器生成的异步FIFO，则可以安全地忽略这些消息。γ

这些警告是由用于异步FIFO的RAM16X1D原语引起的。当未使用此原语的SPO输出时，会出现警告。为了检查这一点，在FPGA编辑器中搜索这些组件，看看它们是否被配置为双端口RAM。