基础3.1I/LogiBulx – MUX8Y5：输入信号正在被优化掉

描述

一般描述：

我使用的MUX8U5输入信号正在被优化。我使用的基础原理编辑器，并针对XC95144部分。

解决方案

要解决这个问题，请使用下面的VHDL:

库IEEE；

使用IEEE.STDYLogiC1164。

实体MUX8AY5IS

端口（上）

一：在StdLogLogic向量（7下降到0）；

二：在StdLogLogic向量（7下降到0）；

三：在StdLogLogic向量中（7下降到0）；

四：在StdLogLogic向量中（7下降到0）；

五：在StdLogLogic向量中（7下降到0）；

输出：输出StdLogLogic向量（7下降到0）；

StdLogLogic向量（2下降到0）

；

结束MUX8Y5；

MUX81.5 5的体系结构MUX8Y5YARCH是

开始

过程（SEL，一，二，三，四，五）

开始

案例SEL是

当“000”＝gt；输出（7下降到0）& lt＝1（7下降到0）；

当“001”＝gt；输出（7下降到0）& lt；＝2（7下降到0）；

当“010”＝gt；输出（7下降到0）& lt；＝三（7下降到0）；

当“011”＝gt；输出（7下降到0）& lt；＝四（7下降到0）；

当“100”＝gt；输出（7下降到0）& lt；＝五（7下降到0）；

当其他＝&空；

结束情况；

结束过程；

端部85- 5-拱；