VDTEX-II:DCM相移的最小粒度是多少?这会如何影响相移?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

VDTEX-II:DCM相移的最小粒度是多少?这会如何影响相移?

描述

DCM相移的最小粒度是多少?

在给定频率下的最小相移是什么?

这如何影响我的设计中的相移?

解决方案

最小粒度是两个限制因素的最大值:

1。最小相移步长=1/256×CKYNLY周期。

2。抽头延迟分辨率(DCMTAAP)。DCMYTAPXMIN和DCMYTAPUXMAX的规范可在VyTEX II数据表中,在杂项定时参数下可用。见HTTP://www. xLimx.COM/Sputto/DooptTys/DATAXESEDS/DS031.PDF

因此,假设一个典型的DCMYTAP的45 ps,在90兆赫与11.11 ns的周期,1/256 X克林期是45 ps。

1。频率约为90MHz:1/256×ClKYLY周期>45 ps;因此,最小步长受限于上面的π1。

2。频率约为90MHz,1/256×ClKYLY周期lt;45 ps;因此最小步长受限于上面的π2。

相移如何在大于90 MHz的频率下工作?

在任何条件下,无论CLKIN频率如何,相位移(PS)值由以下方程确定:

“期望相移”=(PS/256)*(CLKIN期)。

从这个PS值,DCM的DPS功能将选择适当的分接头设置。该抽头设置将在工艺、电压和温度(PVT)上变化。

例如,如果CLKIN=150 MHz(6.67 ns周期),并且“期望的相移”=680 ps:

0.680=PS/256×6.67

PS=26

你会把这个作为相移值。

~(45)ps的dCMiTAP只是一个近似值。实际的抽头值可以在任何给定时间内从30 ps到60 ps不等,这取决于PVT。因此,10抽头步骤并不总是意味着10×45 ps=450 ps。此外,如果1/256×Clkl周期和ldCMyTAP,DCM可能不调整到新的相移,因为1/256不是。等于1抽头。

例如,当将PS值从“3”改变为“4”时,如果与PVT上的下一个抽头相比,当前的相移接近理想值,则DCM可能不会增加相移。

在这种情况下,设计考虑的是,在任何时间,DCM都会找到给定相移属性值的最接近的相移。对于使用CK0的简单情况,在这个相移中的误差将是CkutOutPij-JITT0+ + CKYNK-CLKFBY相。这些值在VelTeX II数据表中指定(http://www. xelimx.com /支持/文档/数据表/DS031.pdf)。

DCMTAUTAP值包含在输出抖动规范中,以及由DCM和FPGA引入的随机抖动。使用固定的相移将允许设计在期望的相移点的5-10%之内。如果需要更高的精度,请使用可变模式来拨入。

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