描述
一般描述：
PAR报告每当RAM16X1S或RAM32 X1S放置在奇数列上时的以下警告：
警告：路由：47 -信号“RAM/A4”未完全路由。
为什么会出现这种警告？
解决方案
由于路由限制，地址不能被路由。
RAM16X1S和RAM32 X1S在ViTEX II中的放置适用如下规则：
-硬件支持最多二在CLB中独立的32×1公羊。这些必须被放置在切片S0和S1中。然后切片S2和S3不可用作独立的RAM。这些切片可以包含LUTS或移位寄存器。γ
-硬件支持最多四独立的16×1公羊在CLB。这些必须被放置在切片S0和S1中。对于用作16×1 RAM的每个F或G函数生成器，片S2和S3中对应的F或G不可用作独立RAM。这些函数生成器可以用作LUT或移位寄存器。
VITEX-II逻辑块信息
在ViTEX II器件中，一个可配置逻辑块（CLB）由具有特定路由资源的四个片组成。在VLTEX II CLB中RAM16X1S和RAM32 X1S的放置受CLB中写入地址的共享路由资源的影响。
请参阅下图：
VIETEXⅡCLB，4片
该图说明了FPGA编辑器中ViTEX II CLB（4个切片）出现的方式。在这个例子中的物理位置分别是SLICEXX6Y0、SLICEXX6Y1、SLICEXX7Y0和SLICEXX7Y1，分别对应于S0、S1、S2和S3。（阵列开始于芯片左下角为X0Y0，X向右侧增加，Y向上增加）。
切片分为两列：
X6（偶数）列中的S0和S1
S7（奇）列中的S2和S3
在红色中突出显示的网络是WF4（对F LUT的写入地址），由S0和S2共享。S2的LUT写入地址与来自S0的LUT输入连接。类似地，S3的LUT写入地址来自S1；S2中的RAM16X1S或RAM32 X1S RAM必须具有与S0中的RAM16X1S/RAM32 X1S相同的写入地址。因此，如果在两个S0和S2中放置RAM32 X1S RAM，则不能有两个独立的32×1，而是应该有一个32×2或一个32×1DP。γ
因此，CLB可以容易地包含32×4 RAM。然而，它不能包含4个不共享地址的32×1公羊。γ
注意，S3和S2的写入地址来自S1和S0上的LUT输入。因此，S3和S2的写入地址分别依赖于S1和S0的LUT输入。
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