4.1i UNISIM，SimPRIM -双端口块RAM模型的仿真限制（VHDL，Verilog）

描述

关键词：UNISIM、SIMPRIM、仿真、功能、时序、VHDL、Verilog、块RAM、BRAM、RAMB4

紧迫性：标准

一般描述：
在双端口BRAM仿真模型中存在一些限制（与硬件特性相比）。

解决方案

一

功能仿真

1。RAMB16*组件中内存冲突未报告实例名。（仅在Verilog仿真中发生此问题）如果检测到内存冲突，则错误消息不报告实例名称。在仿真和器件操作期间，请特别注意避免内存冲突。这个问题将被固定在未来的软件工具版本中。

2。RAMB16*模型不检测所有碰撞组合。（这个问题发生在VHDL和Verilog仿真中）双端口块RAM组件可能无法检测到所有碰撞组合。在仿真和器件操作期间，请特别注意避免内存冲突。这个问题将被固定在未来的软件工具版本中。

二

时序仿真

1。RAMB16*模型不允许碰撞严重度的变化。（这个问题只发生在VHDL时序仿真中）双端口块RAM组件不允许用户改变内存冲突的严重程度。因此，当它进入内存冲突时，仿真停止。在仿真和器件操作期间，请特别注意避免内存冲突。这个问题将被固定在未来的软件工具版本中。

2。RAMB4*组件中一些刺激组合不正确的碰撞检测。（仅在Verilog仿真中出现此问题），使用Verilog SimPrim-RAMB4双端口RAM组件，如果相同的时钟用于时钟端口A和端口B，则无法正确识别正确的冲突检测。请确保不从同一个时钟周期中写入的同一端口读取。这个问题将被固定在未来的软件工具版本中。