HDL Bunerer-Verilog端口具有相同的名称，但写在不同的情况下，在HDL Bunter加载时会产生错误。

描述

关键词：实例、敏感、端口、Verilog

紧迫性：标准

一般描述：
如果Verilog模块有一个名为“DATA”的端口和另一个名为“DATA”的端口，它们将被HDL Bunter视为同一个端口。这会导致错误。

解决方案

为了避免这种命名冲突，只需重命名其中一个模块即可。