4.1 HDL Beunter -回注释Verilog仿真失败的所有同步元件有一个复位/预设

描述

关键词：POST、翻译、Verilog、仿真、GSR、初始化、本彻

紧迫性：标准

一般描述：
当我运行一个带注释的Verilog仿真时，所有的具有复位/预置的同步元件都不会初始化，直到GSR信号被切换。

解决方案

为了使这些元件被初始化，全局集合重置（GSR）必须在仿真开始时切换，这将仿真FPGA硬件的上电复位。

为此，将以下代码添加到任何Verilog测试夹具：

注册会计师；
分配GLBL.GSR＝GSR；
初始开始
GSR＝1；
γ100 GSR＝0；
结束

（注意：GSR端口不需要添加到后加注释的仿真文件中）。

此信息不能直接在HDL Bunter中处理；您必须从TBW源生成测试夹具，将代码添加到测试夹具中。