4.1i ProjaveNaviger-VHDL“生成”语句不支持项目导航器中的所有进程-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i ProjaveNaviger-VHDL“生成”语句不支持项目导航器中的所有进程

描述

关键词:生成、VHDL、进程、代码

紧迫性:标准

一般描述:
VHDL分析器不支持VHDL“生成”语句,例如“创建示意符号”、“视图VHDL实例化模板”和“新源代码-GT;VHDL测试平台”失败。

解决方案

为了使用这些过程,必须从代码中删除“生成”语句。

这个问题在5.1i软件发布中得以解决。

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