4.1i项目导航器-当打开测试台波形时,错误报告“无法打开HDL源文件”甚高频或VF“-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i项目导航器-当打开测试台波形时,错误报告“无法打开HDL源文件”甚高频或VF“

描述

关键词:甚高频,波形,删除,实现,流程

紧迫性:标准

一般描述:
当尝试在运行“删除实现数据”或“切换设计流”之后打开测试台波形(.tbw)时,报告以下错误:

“错误-无法打开HDL源文件& lt;设计和gt;vHF或lt;设计& gt;vf”

解决方案

此错误发生是因为HDL模型已被删除。

您可以强制将HDL模型再生如下:

-在项目导航器的“设计输入实用程序”下右击“查看VHDL/Verilog功能模型”。
-选择“重新运行”。

这个问题被固定在5.1i软件版本中。

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