4.1i项目导航器-如果模块未用小写字母写入，则ABELVerilog流在仿真过程中失败

描述

关键词：ABEL，Verilog，后拟合，仿真

紧迫性：标准

一般描述：
在ABEL源设计中由测试向量生成的Verilog测试夹具不正确地使用所有小写字母的设计模块；如果在那里使用任何大写字母，则ABEL将不匹配实际的设计模块，并且在仿真过程中ABELVerilog流失败。

解决方案

为了避免这个问题，要么切换到ABEL-VHDL流（这是不区分大小写），要么更改设计模块名称，使其包含所有小写字母。

注意：这不影响用户编写的Verilog测试夹具。