4.1i ViTEX-II PAR -如果宏是进位链的一个子集,则砂器不能正确对齐进位链。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i ViTEX-II PAR -如果宏是进位链的一个子集,则砂器不能正确对齐进位链。

描述

关键字:进位、链、位置、未路由、对齐

紧迫性:标准

一般描述:
当进位链中的一个子集属于宏时,Palisher未能正确对齐进位链。

一个例子是一个进位链,其中一些切片也被组装成一个砂粒宏,以便适当地定位一些相关的LUT RAM切片。

解决方案

这个问题固定在最新的4.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新.
包含修复的第一服务包是4.1i服务包1。

另一个工作是对整个进位链进行重新排序。

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