4.1i项目导航器-无法选择路由后的EDF/VHDL/Verilog(时序)仿真网表-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i项目导航器-无法选择路由后的EDF/VHDL/Verilog(时序)仿真网表

描述

关键词:4.1I,项目导航器,EDIF,网表

紧迫性:标准

一般描述:
当使用EDFF流时,我不能创建路由后的EDF/VHDL/Verilog(时序)仿真网表。

解决方案

这可以通过从命令行运行NGD2VHDL、NGD2EDF或NGD2VER来完成。请参阅开发系统参考指南,详细说明如何为每个单独的程序执行此操作。

这个问题固定在最新的4.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是4.1i服务包2。

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