3.1i核心生成器IP4:并行乘法器VY3发出内部错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i核心生成器IP4:并行乘法器VY3发出内部错误

描述

关键词:COREGEN,乘数,并行,CIP4,内部,误差

紧迫性:标准

一般描述:
当我试图创建下面的核心时,

-目标=Spartan2
核心名称=“MulyByBy2Y017”
并行常数乘法器
-创建RPM,矩形形状
-恒定端口B值=1033(不可重新加载)
-内存类型分布
-寄存器输入,一个8位的端口
-注册输出
-最小流水线
-异步清除和启用

核心发生器发出这些错误:

发现错误

错误:发生内部错误。若要解决此错误,请参阅答案数据库。HTTP://Spop.xILIXX.com
错误:Sim在执行所选核心时存在问题。将不会生成实现网表。
错误:SimFaul:Simulink无法实现定制参数核心MultUuu。
错误:核心MultUUU没有生成EDF实现网表(.EDN)文件。
警告:在生成Multhuu(乘法器3.1)时所遇到的警告和/或错误可能尚未生成。
错误:核心乘法器的细化失败。
错误:核心乘法器的详细说明失败了。

解决方案

这个问题已被固定在乘法器V4Y0,这是可用的4.1I和IP更新γ1。

若要获得最新的IP更新,请访问IP中心:

HTTP://www. XILIX.COM/IPCHINA/

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