7.1i定时AalZyer-TrCE-TrCE错误地将单相时钟作为两相时钟报告。

描述

一般描述：

我的设计使用了IOBS中的多个状态允许的FFS，并且我在FPGA编辑器中修改了设计。时序报告表明，两个时钟被用于我修改的几个组件。然而，当在FPGA编辑器中进行分析时，这两个组件之间不存在二相时钟。为什么？

解决方案

时序分析器报告两相时钟，因为NCD包含超字节，时序分析器做出最坏的假设，即超音波可以反转时钟信号（即下降沿）。映射器从硬宏创建超字节，而FPGA编辑器在用户修改设计中的组件时创建超字节。

为了解决这个问题，使用：从约束，而不是对那些被称为二相时钟的路径的周期约束。