LogICOR直接数字综合（DDS）和正弦/余弦LUT V4.0和4.1IMAP -为什么MAP失败的“错误：包：679 -不能服从设计约束。”

描述

关键词：正弦/余弦，正弦，余弦，直接数字综合

当生成正弦/余弦核并通过Xilinx实现工具运行我的设计时，报告以下映射错误：

“错误：包：679 -不能服从设计约束（MaRONAME= HSET，RLC= X3Y8），这需要将下列符号组综合单个切片组件：

LUT符号“BU10”（输出信号＝N184）
LUT符号“BU11”（输出信号＝N185）
MUXF5符号“BU12”（输出信号＝N181）
MUXF6符号“BU13”（输出信号＝N3）
翻转符号“BU184”（输出信号＝国际正弦& lt；2和gt；
由于连接限制，无法打包寄存器BU184。
请相应地改正设计约束。

这只有当我使用以下参数时才发生：

-目标ViTEX II或VIETEX II PRO
-使用分布式内存
-用同步或异步清除清除寄存器的输出
-θ宽度为6, 7，或8

解决方案

当使用上述参数时，核心生成无效的相对放置；当映射将Reg拉入切片时，它会创建导致映射错误的非法连接。

为了解决这个问题，在创建正弦/余弦或DDS核心时关闭核心生成器GUI中的放置；这是通过取消选择“布局：创建RPM”来完成的。

请看（赛灵思解答30162）对于LogICOR正弦余弦查找表（SIN COS LUT）的详细注释列表和已知问题。