示意图-当设计元件使用VHDL关键字时，DRC标志出现错误，即使设计流程设置为Verilog；“”是VHDL的保留关键字。

描述

虽然我使用Verilog综合流程，但是当我综合图解时会出现以下错误消息：

“警告：便携性：没有找到111个消息文件“StudialEddith.MSG”。

错误：示意编辑器“in”是VHDL的保留关键字。

错误：示意编辑器“OUT”是VHDL的保留关键字。

Excel从程序“SCH2VIELIGOG”中检测到“1”的返回代码。

当在VHDL项目流中使用Verilog关键字时，会发生类似的错误。

解决方案

ECS5.1I

ECS5.1I不支持使用VHDL或Verilog关键字作为Net或组件名称。为了解决这个问题，改变信号的名称，以使它不是任何一种语言中的关键字（例如，输入、输出、输入、输出、输出都是不可接受的）。

ISE 61I及以后

关键字检查由每个HDL流的用户偏好控制如下：

Verilog流运行SHC2Verilog程序，VHDL流程运行SHC2VHDL程序。这两个程序运行示意性设计规则检查（DRC）。在“示意编辑器”中，选择“编辑-GT”首选项，并突出显示“示意编辑器”检查选项。如果“检查VHDL保留关键字”优先不是SET，SCH2VIELIG不检查VHDL关键字（SHD2VHDL）。如果“检查VHDL保留关键字”优先是SET，S2VIELIGO和SCH2VHDL都检查VHDL关键字。

如果“检查Verilog保留关键字”优先不是SET，SCH2VHDL不检查Verilog关键字（SCH2Verilog确实）。如果“检查Verilog保留关键字”优先是SET，然后SC2Verilog和SCH2VHDL检查Verilog关键字。