4.1i核心生成器-当使用“添加焊盘”选项时，时钟缓冲器没有正确插入到ViTEX II中

描述

关键词：核心生成器，COREGen，ADD，垫，iBFG，BUFG，全球，专用，时钟，CLK，I/O，IO，歪斜，延迟，ViTEX，Virtex II

紧迫性：标准

一般描述：
4.1i核心生成器中的一个选项允许将I/O焊盘插入到核心端口。在COREGEN GUI中，在Project选项-& Gt；输出产品中，在Excel选项部分中，有一个“添加垫”选项。当选择此选项时，IPAD或OPAD插入核心的通用I/O端口。这可以在生成的.EDF网表中看到。

对于时钟端口，一个BUFG正被插入XC4000或Spartan家庭。对于ViTEX和SpartanII核心，插入一个IGBFG，这是可以接受的。

在ViTEX II器件中，COREGEN也插入了一种iBFG。然而，在ViTEX II中，BiFG需要跟随BUFG；BUFG没有被插入，因此时钟端口实际上不使用全局时钟资源。

因此，在运行MAP时，可能会出现以下警告：

警告：MAPLIB：277 -专用时钟IO iBFG符号“BU312”（输出信号＝N2）不驱动全局时钟缓冲器或DLL。这种配置将导致高的时钟偏移和长的网络延迟。

这是4.1i IP更新γ1（EAIP1）的情况。（4.1I（不含EAIP1），IVFG甚至未插入ViTEX和ViTEX II。相反，插入了一个BUFG，这导致了ViTEX和ViTEX II的问题。有关这方面的更多信息，请参见（赛灵思解答12018））

使用EAIP1，IGBFG现在被正确地插入ViTeX，但是ViTEX II仍然存在问题。

解决方案

这个问题将被固定在4.1i IP更新2中，该计划将在2002年2月底发布。

同时，如果您需要使用全局时钟资源的时钟端口，我们建议您在没有“添加焊盘”选项的情况下生成核心。对于HDL流，使用生成的包装文件，它将具有与iPad和OPAD一起的核心实例化。

然后，手动实例化IGBFG和BUFG时钟信号。如果您正在使用一个示意流程，生成核心没有“添加垫”选项，并实例化核心的示意图，连同适当的iPad，OPAD，iBFG，和BUFG。