描述
关键词：痕量4.1I，5.1I
紧迫性：标准
一般描述：
Xilinx验证流程如何与PrimeTime一起工作？
解决方案
一
要参与这个评估程序，您必须访问Xilinx 5.1i设计工具。如果您的站点没有安装设计工具，请与您的Xilinx FAE或Hamid Agah（HAMID.AAHAXXILinx.com）联系以获取更多信息。您还必须熟悉TrCE、UCF格式、PrimeTimes和SDC（SyoSyesDesign约束）格式，以便有效参与评估程序。
在进行此评估之前，还必须查看“Xilinx/SyopopyPrimeTimeTe界面”文档。在整个评估过程中，请联系您的Xilinx FAE或Hamid Agah（哈米德.AAHA@ Xilinx.com）。
目标
这种评价的焦点是双重的：
1。使用针对ViTEX II的一组设计，并识别TrCE和黄金时间计时报告之间的差异区域。
2。为了评估PrimeTimeTe界面的可用性和有效性，以分析和隔离PrimeTimeViTeX II目标设计中的时序问题。
体系结构和测试用例选择准则
Xilinx建议如下：
目标体系结构：
VelTEXII PRO（首选）
测试用例：
为了熟悉流程，使用一个具有已知时序特性的小设计（TrCE报告）。然后，使用两个真实的设计，中到高复杂度。在这种情况下，“复杂性”指的是时钟的数目（DCMS的数量），各种ViTEX II资源的使用，以及大小（系统门）。
二
Xilinx器件的PrimeTimes验证流程：
以下信息描述了在Xilinx应用程序注释“Xilinx/SyoPSIs形式验证流程”中提出的PrimeTimes流（Xilinx XAPP414）：
1。使用以下全局约束综合FC2（或您首选的综合工具）中的设计：
时期
偏移量
抵销
P2P
（注意：不要使用最大延迟来限制输入到寄存器路径或寄存器到输出路径。Max延迟约束应该由约束中的偏移（用于输入到寄存器路径）或偏移输出约束（用于寄存器到输出路径）来替换。
2。在Xilinx.61i设计工具中实现您的设计。
（注意：如果您的设计在5.1i中实现，则必须使用61i重新实现）。
在步骤1中定义的全局约束应用于驱动时序驱动PAR。这些约束要么是由NCF文件的形式编写的综合工具，要么是由Xilinx约束编辑器创建的UCF文件。
三。参考每个全局约束的TRCE报告：
对于每个全局约束，指示TrCE显示至少10个最坏情况路径（如果可能的话）。识别并注意具有零时钟偏差的路径。（TrCE报告零时钟歪斜，如果计算的时钟歪斜是一个非常小的数字或是一个正数。）PrimeTimes可能会报告这些路径的不同的计时号码；这个已知的TrCE和PrimeTimes之间的差异区域将在设计工具的下一个主要版本中得到解决。
路径跟踪控制：默认情况下，TrCE启用或禁用多个特殊的定时路径。例如，寄存器重置/设置到输出时间延迟被禁用，并且默认地启用RAM输出使能输出延迟。PrimeTimes使所有这些路径默认情况下，除非另有指示。
4。用Verilog格式生成一个带注释的（TimeSym）网表和带有NETGEN的SDF文件。
5。在NETLIST可以读入PrimeTime之前，需要注释（TimeSimSimple）Verilog NETLIST处理。
由61I设计工具编写的SDF文件不需要修改，可以按原样读取到PrimeTimes中。
6。生成黄金时间约束（SDC）。
PrimeTimes只接受SDC格式化的时序约束。Xilinx提供了一个“PCF2SDC”命令，用于翻译用于驱动位置和路由的时序约束。“PCF2SDC”命令只能翻译上面提到的四个全局约束。
7。读取SimPrimes综合库、PrimeTimes友好Verilog NETLIST和SDF/SDC约束到PrimeTimes。
在继续之前，解决与在PrimeTeT中阅读此信息有关的任何问题。
8。为时序分析准备PrimeTimE环境。
9。在PrimeTimes中进行时序分析，建立与TrCE的相关性。
通过使用“RePrimeTime-输入-网”来分析PrimeTimes中的设计时序，以获得至少10个最坏情况路径；将它们与在步骤3中获得的TrCE报告进行比较。（TrCE报告应该包含每个全局约束的10个最坏情况下的定时松弛实例）。
三
你的评论和反馈对这一流程的成功至关重要。我们的目标是提升PrimeTimes，以便它在2003被支持为Xilinx认可签署STA工具。我们需要你的帮助，并要求你：
1。与我们分享PrimeTimes SDC约束列表，您可以在PrimeTimes中使用它来分析您的设计。这为我们提供了用于约束FPGA设计的SDC约束类型。
2。协助我们识别黄金时段和追踪相关问题。
三。请分享您对现有流程可用性的评论，以及使用Xilinx器件使用PrimeTimes有助于提高生产率的所需增强列表。
四
已知问题：
1。“PCF2SDC.PL”脚本可以创建一个SDC命令，当“Pad to Pad组合延迟”约束转换成其等效的SDC命令“StIdMax延迟”时，可能会导致一个PrimeTimes错误。下面的例子说明了自动翻译的SDC命令（坏）和手动COR。命令（好）：
从[ALLIX输入-时钟]到[ALLUX输出] Delayl数（坏）
SETIX Max延迟-从[ReaveVo.FuxSub [ AlLa输入] [GETXPOLL NAMEXONE.thyLyCal] ]到[ALLUX输出] Delayl数（好）
2。“PCF2SDC.PL”脚本将PCF中的周期时序信息转换成等效的SDC命令“CureTyLeCHILL”；然而，一些周期性时序信息与DLL/DCM的输出有关，必须将其转换成“CREATEY GRONGATEYONCHILL”。仔细检查输出“PCF2SDC.PL”，并根据需要手动修改它；如果不这样做，将导致不正确的分析。
三。在PrimeTimes中，可能会在“Read Tyver”命令被执行后在原始时间友好的Verilog NETLIST中读取错误。该错误可能与网表中的一个非常长的指定行有关。这是PrimeTimes版本2000.11和更早的已知缺陷。
解决问题的方法有两种：
编辑网表并将长赋值语句修改为单独赋值语句。
B.切换到PrimeTimes版本2001.06，因为缺陷已经被固定在这个版本中。
4。在“PrimeTimes”中执行“Read OSDF”命令后，可能会报告与以下类似的警告消息：
警告：不能从“CTL”到“O”的计时弧（0和1；1和-gt；0）的“PMCBUF10/OBUFT”不能被注释。（SDF019）
对于Verilog NETLIST中的“X*TIL”元件的每个实例生成此警告。尽管可能产生数百条警告消息，但这些警告可以被安全地忽略。我们将随时通知你关于这个项目的决议。
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