12.1个约束——当我使用两个不同的时钟时,如何约束路径到或从块RAM?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1个约束——当我使用两个不同的时钟时,如何约束路径到或从块RAM?

描述

在两个不同频率的时钟上,如何约束通向或从块RAM的路径?

解决方案

该软件通过块RAM实例正确地跟踪周期规范,因此只有每个相应时钟的周期约束必须指定如下:

NET“CKDD2”TNMYNET=“TSK-CKDD2”;

NET“CLK”TNMYNET=“TSYCLK”;

TimeSP.TS01=周期TSY-CLKD2 10;

TimeSP.TS02=周期TSY-CLK 5;

有关时序限制的更多细节,请参见时序限制用户指南:HTTP://www. xLimx.COM/Sputto/DooptIs/SWIMANALS/XILIX12121/UG612PDF

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