AsiccFIFOVIV3O0-“警告：端口大小错误匹配在输出端口Q（端口号16）……”

描述

当我编译一个项目时，我收到以下警告：

警告：输出端口Q端口大小不匹配（端口号16）（/Too/Xilinx/4.1IySP1/SUOS/Verilog／SRC/XilinxCoreLib /AycCyFIFOVA V3Y0.V线1255）

警告：输入端口L上的端口大小错误匹配（端口号4）（/Too/Xilinx/4.1IySP1/SunOs/Verilog /Src/ XilinxCoreLib / AsicCyFIFOVA V3Y0.V线1264）

警告：输入端口IV上端口大小不匹配（端口号5）（/Too/Xilinx/4.1IySP1/SunOS/Verilog /SRC/XilinxCoreLib /AycCyFIFOVA V3Y0.V线1265）

解决方案

这个问题已被固定在异步FIFO V4Y0中，它可用4.1IIP更新1（EAIP1）。

IP更新可在：

HTTP://www. XILIX.COM/IPCCANT/COREGEN/UPDATET.HTM