使用Platform Manager时，如何在CPLD和FPGA模块之间划分逻辑？

Platform Manager的CPLD和FPGA部分是逻辑上独立的实体。

要有效地使用该部件，需要对设计的逻辑进行分区，以便利用每个部分的独特功能。

1. 具有以下任何特性的逻辑功能通常应在CPLD部分中实现：
2. 直接控制功率MOSFET栅极（无中间驱动器）。
3. 监控模拟电压。

需要高（5V）输入或输出电压。

应将具有上述特性且主要与外部CMOS逻辑接口的逻辑功能分配给FPGA部分。

此外，需要传播延迟小于几微秒的电路板管理逻辑始终应在FPGA部分中实现，因为CPLD逻辑设计为以微秒级延迟工作。
。由于Platform Manager的FPGA和CPLD部分之间的连接必须在器件外部进行，因此在划分设计时最大限度地减少必要的互连数量非常重要。。这样做的关键是将相关逻辑保持在一起。。例如，如果您有一个从CPLD转移到FPGA并返回到CPLD的信号，如果它完全保留在CPLD内，通常可以更有效地实现。