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如果我没有猜错，你看到别人的板子外面没有晶振，那很可能是使用了XO2的内部晶振，它的内部晶振误差是5%，对于一般的应用完全足够了。
在ASIC或者是以前的的CPLD设计中出于成本考虑，会用组合逻辑比如两个非门产生一段延时，然后这两个非门的输出作为寄存器的时钟。
这种做法是现代CPLD/FPGA设计完全不推荐的，一是产生的延时易受温度和批次性影响，二是产生的时钟精度不够。 在现代XO2 PLD器件中，内置的晶振和锁相环可以产生非常高速和精准的时钟去实现精度更高的延时，而基于时序逻辑实现相对于组合逻辑实现可以消除温度和批次的影响，且供货更稳定，成本可能更有优势。