4.1i核心生成器-我的“MultTyGyV4V0”不会推断出输入宽度为18或更小的Mult18x18s。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i核心生成器-我的“MultTyGyV4V0”不会推断出输入宽度为18或更小的Mult18x18s。

描述

关键词:核心发生器,COREGEN,MulttGEN,流水线,乘法器,Mult18x18,18, 19,Mult18x18s

紧迫性:标准

一般描述:
我的“MultTyGNYV4O0”不会推断出输入宽度为18或更小的Mult18x18s。(小于19位输入的流水线乘法器仍应使用Mult18x18s)。

解决方案

核心生成器乘法器V4O0码中的一个错误导致只有当乘法器包含不止一个块乘法器时才会产生Mult18x18s。这是固定的下一个版本,这是V5Y0。

对于V4Y0,MULT18X18S将只出现在:

1。启用最大流水线,并且没有请求的ACLR端口(因为块乘法器没有ACLR引脚);
2。“CySycCurnEnabl”参数设置为0,(ScRrl OrdReSeSee)。这只是底层块乘法器工作的方式;
三。该核心具有大于或等于19个符号位的A或B输入宽度;
4。选择ViTEX II乘法器块。

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