LogICOR SPI4.2（POSS-PHY L4）V3.x：RSLK相对于RSTAT [1:0]的时序不符合SPI4 2阶段规范

描述

一般描述：

RSLK的时间，相对于RSTAT [1:0]，不符合SPI-4阶段2规范。

解决方案

这不是一个设计问题，而是一个故意偏离规范，以简化董事会布局的核心用户。

相反，RSLK的上升沿与RSTAT[1:0]的变化（如OIF-SPI4-02.0规范的图6.15所定义）相比，RSLK在RSTAT [1:0]改变时下降，在时钟周期之后上升1/2。

这相对于RSLCK的上升沿产生了足够的采样和保持在RSTAT [1:0]上。在不偏离规范的情况下，在驱动OIF兼容的TSCLK或TSTAT [1:0]输入之前，RSLK信号必须延迟（相对于RSTAT[1:0]）或在PCB上反转。

通过将时钟反转合并到核心的RSLK输出中，您将避免在PCB级别上增加额外的复杂性。如果此增强与您的需求不兼容，Xilinx将根据请求提供完全兼容的版本。在TSCLK和TSTAT [1:0]输入的定时符合规范。

注意：在内核的PL4 V4.x中，可以通过使用位于包装文件中的静态配置信号来打开或关闭该功能。这个静态配置信号在PL4数据表的V4.x部分中被解释。