5.1i核心生成器-异步FIFO V5.0：当使用VCI SIM时，在FIFO输出上出现未知输出

描述

一般描述：

当我尝试使用Verilog模型异步异步FIFO V5.0时，我遇到以下问题：

-当时钟同步（同步）时，我不能在“DOUT”上读任何东西。

-当使用NC SIM进行行为仿真时，FIFO的输出在读取FIFO之前是未定义的。

解决方案

如果您观察到上面的第一个问题，请在测试台中移动时钟，使它们不在同一个阶段，或者使用同步FIFO模型。γ

如果您观察到上面的第二个问题，执行下列操作之一：

-门级仿真，参见（赛灵思解答8065）

时序仿真

-忽略它；在硬件中，FIFO实际上会在执行读取之前输出所有0个。

该问题在异步FIFO V5.1 Verilog模型中得到解决。