7同步化-当通过CKDVVILL DCM/VIETEX II属性时,SypPrimes报告没有任何进一步信息的错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

7同步化-当通过CKDVVILL DCM/VIETEX II属性时,SypPrimes报告没有任何进一步信息的错误

描述

关键词:DCM、ViTEX II、CKDVVY划分、SypLI化、Synplicity、Realm、属性

紧迫性:标准

一般描述:
当将CKDVvLead属性传递到ViTeX II设计中的DCM时,SypPrimes发布以下错误:

“@ e:”i:\应用程序\ SypReIs\\\dCM.Studio.VHD“:89:58:89:61编译错误-请检查日志结束以获取更多信息。”

然而,没有进一步的信息报告从SypLIFITE。

解决方案

问题在于,CKDVvLead属性采用VHDL中的“Real’”类型,SypPrimes无法处理。此外,属性不能通过“XCJPROPS”属性传递。(请参阅(赛灵思解答12923)更多信息。)

若要解决此问题,请将属性作为字符串类型而不是实际类型传递:

属性CKLY除法:字符串;
U1的属性CKLY划分:标签为“8”;

围绕这个问题的另一个工作是通过UCF传递属性:

NDSDCM/实例CKDVVILL=8;

请登录后发表评论

    没有回复内容