描述
关键词：服务，包，4.1i，更新，4.1.03i，3，SP3
此答案包含M4.1i Service PACK 3更新中包含的更改列表。
解决方案
服务包更新页位于：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新/
以下问题由4.1i Service PACK 3更新：
{SP}表示哪个服务包包含修复程序。
ABEL
{SP2}（赛灵思解答12776）：4.1i CPLD -ABELXST Verilog流失败，用于混合情况下顶部模块名称的仿真。
比特根
{SP3}（赛灵思解答13264）4.1I比特-警告：“信息：设计规则：548…”只有当DSSSYMODE不是“没有”时才发出，但即使DSS不使用也会出现。
{SP3}（Xilinx回答12719）：4.1i比特-“错误：设计规则：557 -块检查：BuffGMUX与DCM之间使用的无效连接……”
{SP3}（Xilinx回答13261）：4.1i ViTEX II位-“SrValb B”和“inITSB”在BRAM上被Program错误。
{SP3}（Xilinx回答13012）：4.1i ViTEX II BITGEN -我需要能够关闭配置后的DCI时钟（SSTL2，SSTL3 AM发行补丁）。
{SP3}（Xilinx回答12688）：4.1i ViReX-E BITGEN——为什么我使用DLL锁定的“StutupPieldIt”时，我的PIN不高？
{SP3}（Xilinx回答12579）：4.1I比特-“警告：BitGen：198 – CKIN周期0PS小于最小的2000 PS。”
{SP2}（赛灵思解答12879）4.1ViTEX II比特流2V4000不包括BRAM RAM初始化数据。
{SP2}（赛灵思解答12326）4.1i ViTEX II BITGEN -一个补丁可用于纠正ViTEX II比特流生成。
{SP2}（赛灵思解答12887）4.1IVITEX-II位-VITEX-II IOB改变为HSTL1、HSTL2、HTSL1O-DCI和HSTL2O-DCI。
{SP1}（赛灵思解答12521）4.1IVITEX-II BITGEN：“BITGEN：218”警告消息，当Xill ButhGun-VixTe2es被设置时。
芯片观察器
没有人
约束编辑器
{SP2}（赛灵思解答12550）4.1i约束编辑器- LVDS CLK输入没有显示为时钟。
{SP1}（赛灵思解答12550）4.1i约束编辑器- LVDS CLK输入没有显示为时钟。
CPLD
{SP3}（赛灵思解答12837）4.1i CPLDFIT—XCR3032 XL—5速度表缺陷导致计时仿真持有违规行为。
{SP3}（赛灵思解答13267）4.1CPLD的CurnRunter II -所有器件的插销都发生了变化。
{SP3}（赛灵思解答12850）4.1 WebPAC/ISI/WebFielter——Dr.Watson的错误出现在“CPLDFIT .exe”上。
{SP3}（赛灵思解答12913）4.1i CPLD XPLA3-“错误：TopyLealTimeTimeSim.SDF（1101）：实例‘X’没有一个通用名为thoddIILKLYNEDEGEGEPOSSEDGE”。
{SP2}（赛灵思解答12043）4.1IXPLA3CPLDFIT——端口启用PIN在报告文件中被错误地声明为“NoConnect”。
{SP2}（赛灵思解答12352）4.1 IXC9500 XV CPLDFIT内核转储发生在HP工作站上的XC9500 XV设计的实现过程中。
{SP2}（赛灵思解答12775）4.1I CPLD CPLDFIT—一个既有PIN反馈又有节点反馈的信号在fitter报告中没有正确显示。
{SP1}（赛灵思解答12439）4.1i CPLD XPLA3CPLDFIT TF定时参数从XCR3032 xL变为1.2～5nS。
{SP1}（赛灵思解答12520）4.1 iCPLD XPLA3-时序约束不遵守。
内皮细胞
没有人
平面刨床
{SP2}（赛灵思解答12881）4.1i平面设计器-当在AMD Athalon处理器PC上打开文件时，平面设计器挂起。
基础
{SP3}（赛灵思解答12487）4.1I基础系列安装-选择“帮助&在线文档”产生错误“…索引。HTM不存在”。
FPGA编辑器
{SP2}（赛灵思解答12148）4.1i FPGA编辑器-名称过滤器试图大写一个搜索“Bufg *”。
{SP2}（赛灵思解答12880）4.1 FPGA编辑器-在路由时，默认清除成本设置为1。
FPGAExpress
{SP2}（赛灵思解答12101）4.1 FPGAExpress3.6 LogiCORE PCIX X -内部错误：在’/PCIX-TopTop/……属性’PMAPHiOSTD ‘上的无效值’PCIX ‘。
{SP2}（赛灵思解答12473）3.6 FPGAExpress-“内部错误：无效值’慢’属性’ PAPAPH-SLW ‘上的’组件名’”。
{SP2}（赛灵思解答12483）3.6 FPGA Express——从Verilog中的一个参数从移位运算符“& gt；& gt”生成的错误逻辑。
{SP2}（赛灵思解答12100）4.1 FPGAExpress3.6 LogICORL PCI -“内部错误：无效值’慢’属性’ PAPAPH-SLW ‘ on /PCIMUTP/AD.……”
冲击
{SP3}（赛灵思解答13263）4.1i冲击加密的比特流产生关于“StuttupCK”的奇怪错误，以及比特流是否被加密。
{SP3}（赛灵思解答13265）4.1i冲击-9500 XL/9500 XV-SVFProgram失败。
{SP3}（赛灵思解答12709）：4.1i影响- 9572）：“错误：从器件读取的ID代码与BSDL文件不匹配。”
{SP3}（赛灵思解答13260）4.1在批处理模式下，当将.MCS文件分配给XC18V00 PROM时，会发生碰撞崩溃。
{SP3}（赛灵思解答13262）：4.1i影响：“错误：便携性：3——这个Xilinx应用程序已经用完内存……”当我分配XCR3512SL JEDEC文件时发生。
{SP3}（赛灵思解答13266）4.1i IMPACT-18V00 -“错误：影响：223 -4”：计算的校验和不同于预期的校验和。
{SP3}（赛灵思解答13268）4.1冲击Chanror XPLA3-没有Program支持XCR338 4XL TQ144。
{SP2}（赛灵思解答12786）4.1i影响-“错误：影响：131 -（SpartanIIE器件）不支持从串行模式。”
{SP1}（赛灵思解答12543）4.1i影响-第三方BSDL文件导致影响没有错误消息关闭。
{SP1}（赛灵思解答12541）4.1i冲击- 9500 / XL/XV–冲击擦除器件已被读取保护。
映射
{SP3}（赛灵思解答12574）4.1i ViTEX-II MAP-当我使用“-Times”选项时，崩溃发生。
{SP3}（赛灵思解答13177）4.1i ViTEX-II MAP-封隔器创建与进位逻辑布局不一致的形状，导致未路由和“警告：位置：1855”。
{SP3}（赛灵思解答12718）4.1IVITEX-II MAP-“FATALOLIGROUP错误：PACK:PKSv2Silp:C:33:1.16.18.1-不能通过信号创建路由…”
{SP3}（赛灵思解答12610）4.1i ViTEX-II MAP-“FATALOLIGROUP：MAP:PoTr.Maun.H:116: 1.17——这个应用程序发现了一个无法恢复的异常情况。”
{SP3}（赛灵思解答13346）4.1I ViTEX II MAP -DPRAM-RPM在3.1I中不适用于4.1I
{SP2}（赛灵思解答12564）4.1IVITEX-E MAP——“FATALLUBION：MAPLIB：BASMMCRAG.C:1180: 1.24 -输出引脚数不等于1”。
{SP2}（赛灵思解答12704）4.1i ViTEX-II MAP-映射器拒绝有效的ViTEX II时钟转发方案。
{SP2}（赛灵思解答12463）4.1i ViTEX-II MAP-“FATALOLIGROUP错误：PAC:PKTV2RPMOTIL.C:150.1.1.2.1-超过RMP中的最大形状数。”
{SP2}（赛灵思解答12703）4.1i ViTEX-II MAP MAP是RAM16X1DS的下降区域组约束。
{SP2}（赛灵思解答12888）4.1i ViTEX-II MAP -多个RAM16X1D组件没有被包装成16x2DPRAMs的切片。
{SP1}（赛灵思解答11756）4.1i ViTEX-II在VITEX-II器件上有限制IGBFG、DCM和BUFG路由吗？
{SP1}（赛灵思解答11836）4.1i ViTEX II MAP -崩溃发生在PAD同时驱动BufGMUX和DCM。
{SP1}（赛灵思解答11917）4.1i ViTEX-IMAP IOB（可Program）延迟不正确地打开“Ion”的IOB与基于DCM的时钟。
{SP1}（赛灵思解答12306）4.1IVITEX-E MAP区域组约束在3.1I和4.1I之间有不同的处理。
{SP1}（赛灵思解答12423）4.1IViTEX-MAP-由于GCKIOB误算而出现不正确的映射错误。
{SP1}（赛灵思解答12434）在XC2V8000中，4.1i VIETEX II PAR问题路由交织器核心设计。
{SP1}（赛灵思解答12534）4.1IMAP -“错误：设计规则：486 -块检查：无效的DCM反馈回路。”
{SP1}（赛灵思解答12551）4.1IMA-“错误：包：311”报告时，我使用RPMYGRID。
模块化设计
{SP2}（赛灵思解答12654）4.1IVITEX-II PAR模块化设计组件失败：“InnalAuthOrror：布局：BasPrPrCNTL.C:2539：1.38 -不能放置组件。”
{SP1}（赛灵思解答12528）4.1 I模块化设计，PAR -“FATALL错误：路由：Basrthnal.C:169:1.8-进程将终止。”
NGD2EDFF
{SP3}（赛灵思解答12979）4.1I EDF2NGD -网表连接丢失/“错误：MAPLIB：32 – LUT2符号“XX”有一个方程，它使用一个连接到一个修整信号的输入引脚……”
{SP2}（赛灵思解答12489）在基础流中的EDIF文件的GTS网络中缺少4.1i NGD2EDF- iNITHORT属性。
NGD2ver
没有人
NGD2VHDL
{SP2}（赛灵思解答12838）4.1i NGD2VHDL -当NGD2VHDL与-R开关一起使用时，产生不正确的逻辑。（VHDL）
恩丹诺
{SP3}（赛灵思解答13020）4.1i的VGNTEX乘法器模型的NGDNNO定时值在定时报告和SDF文件之间有所不同。
{SP3}（赛灵思解答13373）4.1 iNGDNNO -“FATALOLIGROUP：ANNO：ResolverImp .C:54 9: 1.11 -语义检查失败的物理块……”
{SP2}（赛灵思解答12840）4.1 iNGDNNO -“FATALOLION：ANNO：BasnADelay.C:448：1.17块”RxSysON-DYN（10）“（P200）有无效的时钟引脚23。
NGDBug
{SP2}（赛灵思解答12878）4.1NGDBuild ViTeX II设计使机器崩溃。（这只发生在AMD处理器的PC上）。
包文件
没有人
标准
{SP3}（赛灵思解答13270）4.1i ViTEX II PAR-PC内存使用ViTEX II设计。
{SP3}（赛灵思解答13344）4.1 i ViTEX II PAR-PAR崩溃在加载的指南设计。
{SP3}（赛灵思解答13343）4.1ViTEX II PAR TBUFS与锁定TBUFS冲突。
{SP3}（赛灵思解答13342）4.1 i ViTEX II PAR -在集群阶段的砂矿崩溃。
{SP3}（赛灵思解答13340）4.1I ViTEX II PAR -砂矿不考虑时钟分析块块状。
{SP3}（赛灵思解答13270）4.1i ViTEX II PAR-PC内存使用ViTEX II设计。
{SP3}（赛灵思解答12561）4.1 i ViTEX II PAR -崩溃发生时，建设性砂矿运行。
{SP2}（赛灵思解答11384）4.1I ViTEX II PAR砂纸拒绝有效的BUFGMUX配置。
{SP2}（赛灵思解答12385）4.1i ViTEX II Par引导的PAR崩溃在PC上，或“MinalAlxError：SimultCalc:BasdMin.C:240: 1.29 GETLoad RelayDead…”被报告。
{SP2}（赛灵思解答12758）4.1I-1 PAR路由器错误地退出，如果计时得分为零，但仍然有未路由的网。
{SP2}（赛灵思解答12694）4.1 i ViTEX II PAR砂砾崩溃时，携带链长于器件高度。
{SP2}（赛灵思解答12605）4.1i ViTEXII PAR -“FATALOLIORITION：路由：BasrStuth.C:169:1.8-进程将终止。”
{SP2}（赛灵思解答12604）4.1I ViTEX II PAR砂纸印刷混淆了“重叠范围约束”的信息。
{SP2}（赛灵思解答12619）4.1I VIETEX II PAR砂矿不报告定向砂矿失效。
{SP2}（赛灵思解答12702）4.1ViTEX II PAR-DDR IOBS可以放置在不可路由的配置中。
{SP2}（赛灵思解答12883）4.1 i VIETEX II PAR PAR挂在“生成PAR统计量”之后。
{SP2}（赛灵思解答12603）4.1i ViTEXII PAR砂纸失效，没有错误信息。
{SP2}（赛灵思解答12889）4.1 i VeleX-E-PAR路由器在第一路由器迭代中退出路由，而不满足时序。
{SP2}（赛灵思解答12890）4.1i ViTEX II PAR砂石碰撞后，时钟逻辑布局，如果I/OS是部分LOC’d。
{SP1}（赛灵思解答12433）4.1 IVITEX-E PAR路由器可能过载缓冲区，导致时间不足的报告。
项目导航器
{SP3}（赛灵思解答12934）4.1IHDL BeCHER -选择“生成预期的仿真结果”导致“退出代码0005”。
{SP3}（赛灵思解答13304）4.1 IIS-当转换为4.1i时，项目导航器Abel-XST项目从3.3i不转换为Abel-XST-VHDL。
{SP3}（赛灵思解答12584）4.1i项目导航器-映射属性“映射到输入函数”不包括7或8作为VIETEX II的选项。
{SP3}（赛灵思解答12570）4.1i基础ISE项目导航器-启用本地反馈结果错误，包括“CPLDFIT.TCL -完成：退出代码失败：65535。”
{SP3}（赛灵思解答13302）在Windows 2000上启动时，无论是时序分析器、FPGA编辑器，还是Prom文件格式化工具都不会出现在项目导航器的顶部。
{SP3}（赛灵思解答12078）：4.1i项目导航器——在ISE 3 .x中创建的项目快照不能在ISE 4 .x快照选项卡中查看。
{SP3}（赛灵思解答11798）4.1 IIS-项目导航器尝试在与SypFLY综合时签出SypPrimPro许可证。
{SP2}（赛灵思解答12251）4.1i项目导航器-无法选择路由后的EDF/VHDL/Verilog（时序）仿真网表
{SP2}（赛灵思解答12787）4.1 IIS-计时报告无法从快照中查看。
{SP2}（赛灵思解答12509）4.1当CoolRunner II包用自动FG和Auto CS包实现时，出现ISE错误。
{SP2}（赛灵思解答12788）4.1 IIS-当“删除执行数据”运行时，将删除模块名称GT..UDO文件。
{SP2}（赛灵思解答12789）4.I1 ISE—“JC2YFER”教程示例包含无效的Verilog语法。
{SP1}（赛灵思解答12229）4.1i项目导航器“删除实现数据”在带有源代码的设计的退出代码65535中失败。
{SP1}（赛灵思解答12530）4.1在Solaris上的ISE项目导航器：帮助：查找函数不起作用。
{SP1}（赛灵思解答12531）4.1 IIS-“删除实现数据”不删除远程源中的频谱流中的EDN文件。
{SP1}（赛灵思解答12532）4.1 IIS-设置自定义。使用“浏览”文件在MODESIM错误中执行文件。
{SP1}（赛灵思解答12239）4.1i XST-XST在综合的第二次运行中报告了一个错误。（第一次成功综合）。
{SP1}（赛灵思解答12253）4.1i项目导航器-项目导航器XST属性被XST忽略。
{SP1}（赛灵思解答12254）4.1IVITEX-E PAR -4.1I项目导航器- Script PTCPLDFIT.TCL中的错误：“无效命令名”-NOMLOPT。
PROM文件格式化程序
{SP1}（赛灵思解答12522）4.1i PROFEGN-NO XC17S300 A支持在4.1I软件中可用。
西姆普里斯
{SP1}（赛灵思解答12553）4.1Ii unsim，SimPrim-警告：“Chhan-BoorddMod不是关闭的，主，SLAVEE11HOP，SLAVEE22YOP”
速度文件
{SP1}（赛灵思解答12201）4.1i安装-什么是SpartanII和ViTeX系列的最新速度文件？
计时
{SP2}（赛灵思解答12385）4.1i ViTEX II Par引导的PAR崩溃在PC上，或“MinalAlxError：SimultCalc:BasdMin.C:240: 1.29 GETLoad RelayDead…”被报告。
{SP2}（赛灵思解答12169）4.1 I-跟踪（TrCE）/时序分析器-路径标题中的源和目的地可能与细节路径中的源和目的不匹配。
{SP2}（赛灵思解答12021）4.1i跟踪（TrCE）-PATH向目的地组件报告网络，但没有设置时间或传播延迟。
UNISIM
{SP2}（赛灵思解答12795）4.1I-SIMPRES-在DCM SimPrimm VHDL模型中的CKKFX信号在后NGDBuSE仿真中不起作用。（VHDL）
{SP2}（赛灵思解答12467）4.1I-SimPrim-当用块内存基元进行后退注释仿真时，报告不正确的结果。
{SP1}（赛灵思解答12553）4.1II UNISIM，SimPRIM警告“CHANOXBONDYMD模式不在关闭，主，SLave1跳，SLaveE2Y-HOP”
{SP1}（赛灵思解答12552）当我用UNISIM仿真块RAM时，端口A不能正常工作。
XST
{SP3}（赛灵思解答13292）4.1IXXST-XST由于转换STRIG-STDLogLogic向量的函数而生成不正确的逻辑。
{SP3}（赛灵思解答12712）4.1IXSt-“FATALOLIGROUP：XST:FCTUTIL.C:1022:1.20”。
{SP3}（赛灵思解答13286）4.1IXXST-XST在循环变量、信号和/或端口都具有相同的名称时生成不正确的逻辑。
{SP3}（赛灵思解答13285）4.1IXST-“错误：XST：829 -文件名。VHD（行XX）。泛型“通用名”的常量值。
{SP3}（赛灵思解答13284）：4.1i xST -“错误：ngdBuff:604 -逻辑块’BuffiNeX’与类型“LUT433”未展开。在目标“ViTeX”中不支持符号“LUT433”。
{SP3}（赛灵思解答13283）4.1IXST-“错误：XST：826 -文件名。VHD（行XX）。声明mod尚未被支持。
{SP3}（赛灵思解答13282）4.1IXST-“错误：XST：826 -文件名。VHD（行XX）。声明WhileLoop还没有得到支持。
{SP2}（赛灵思解答12744）4.1IXX-XST忽略了快速回转特性。
{SP2}（赛灵思解答12749）4.1IXX-一个XST设计挂在一个基于AMD的ATLLon的计算机上。
{SP2}（赛灵思解答12891）4.1IXST-XST不通过RLC属性。
{SP2}（赛灵思解答12892）4.1IXST-“错误：MPLIB：111 – MultUi和符号”StassNoNeNe（输出信号= StimeSnNeX）有多个扇出。
{SP2}（赛灵思解答12893）4.1IXXST-XST不正确地执行IOBUFDs。
{SP2}（赛灵思解答12895）4.1 IXXST XST处理VHDL库不正确。
{SP2}（赛灵思解答12896）4.1i XST XST VTETEX II定时报告不包含正确的定时值。
{SP2}（赛灵思解答12897）4.1 IXXT-XST在低级优化过程中挂起。
没有回复内容