12.1定时-我需要一个积极的持有价值,但持有违反发生在我的输入端口-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1定时-我需要一个积极的持有价值,但持有违反发生在我的输入端口

描述

我需要一个积极的要求,为我的输入端口,但计时工具报告持仓违规。

为什么我会收到一个违规行为,我该如何解决这个问题?

解决方案

如果您有积极的保持时间要求,并且没有用偏移量约束指定数据有效持续时间,则会发生一个保持错误(TrCE假定有效=偏移为零保持时间检查)。

有关时序约束的更多细节,请参见时序限制用户指南HTTP://www. xLimx.COM/Sputto/DooptIs/SWIMANALS/XILIX12121/UG612PDF

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