同步-我如何推断动态可变移位寄存器LUTS（SRLS）的ViTrx架构？

解决方案

下面的示例取自SypPrimePro用户指南（C:\SypLyth\SypLIFIFY70\doc），页面4-80:

VHDL示例：

库IEEE；

使用IEEE.STDYLogiC1164。

实体SRLTEST是

端口（DATAT:STDYLogLogic向量（7下降到0）；

CLK，EN：在STDYLogic中；

前台：整数范围3下降到0；

OutDATA：ExtSdLogLogic向量（7下降到0）；

结束SRLTEST；

SRLTEST的体系结构RTL是

类型数据类型是StdLogLogic向量的数组（3下降到0）（7下降到0）；

信号存储库：数据类型；

开始

OutDATA & L. = ReGeBub（前台）；

进程（CLK，InDATA）开始

如果（CLK’事件和CLK＝‘1’），则

如果（EN＝‘1’），则

RigBand & lt；=（ReGeBand（2下降到0）＆吲达塔）；

结束如果；

结束如果；

结束过程；

结束RTL；

下面的示例取自SypPrimePro用户指南（C:\SypLyth\SypLIFIFY70\doc），页面4-80:

Verilog示例：

模块TestSRL（CLK，使能，数据，结果，ADDR）；

输入CLK，使能；

输入[3:0]数据；

输入[3:0] ADDR；

输出[3:0]结果；

Reg [3:0] ReGubs[15:0]；

整数i；

总是@（POSEDGE CLK）开始

如果（启动＝＝1）开始

对于（i＝15；i＞0；i＝i-1）开始

RigBoo[i] & lt；= ReGrave[I-1 ]；

结束语

ReGeBl[ 0 ] & lt；＝DATAIN；

结束语

结束语

分配结果＝ReGeBave[ADDR]；

终端模块