SpuliTy-如何将RigigsSimple推到输入/输出上？

描述

关键词：IOB、寄存器、FD、输出、映射、实例化、推送

紧迫性：标准

一般描述：
我的HDL在顶层对多个寄存器进行实例化。我怎样才能确保这些寄存器没有被优化在一起，以便他们可以被推到输出IOBs与映射-PR？

解决方案

为了确保SypLIST不尝试将寄存器放置到输入IOBs中，设置SythuSeIOFF＝0。这将确保IOB=真约束不会在EDIF输出中，并且将在推送寄存器上提供MAP控制。

为了确保SypRice保留寄存器，以便它们可以被推到IOBs，在寄存器上设置SysIyLead＝1。否则，SypLI化会像寄存器一样合并，防止它们被推到IOBs中。