描述
紧迫：热
一般描述：
在配置了由多个ViTeX器件组成的串行菊花链中的第一个ViTeX器件之后，第一个ViTeX器件绘制了大量的电流并变得热。
解决方案
Visto/-E，SpartanII/-IIE
当VITEX/E或SMTANTIO/IIE器件配置不正确的比特流时，该器件绘制大量的电流并且变得非常热。在配置期间，所有ViTeX器件搜索相同的同步字（0xAA95666）。如果一个ViTeX器件的比特流被发送到另一个ViTeX器件，则第二器件总是尝试配置。例如，如果XCV400比特流被发送到V50，V50尝试配置，并且可以绘制高电流并变热。
当多个ViTEX/-E或Sptri II/-IIE器件被安排在一个串行菊花链中以从一个或多个18V00 PROM器件配置时，如果18V00 PROM试图在其I/OS处于活动状态之前发送配置信息，则会出现此问题。虽然不寻常，但可以在下面的场景中描述：
注意：ViTEX II器件没有出现这个问题，因为ViTEX II比特流嵌入了特定于器件的信息。
情景1：板上电是非单调的，或者18V00在通电之前没有完全断电。
18V00器件对板上电问题敏感，必须在上电之前完全断电。如果板上电是非单调的，或者如果电路板在上电之前没有完全断电，则在器件的I/OS功能之前，18V00的内部地址计数器可能递增。
为了避免这个问题：
-确保18V00器件在上电之前断电到0伏，并确保上电是单调的。
-避免计时舞会。关闭CCK（例如，在Program阶段保持低电平），直到PROM完全供电。
-立即清除一个坏的比特流的FPGA。在XC18V00Program操作完成后立即通过JTAG链发出“加载FPGA”指令，如果PROM CF引脚连接到ViTEXPROG PIN（如在18V00数据表中推荐），则切换目标FPGA的程序引脚。
情景2：嵌入式SVD解决方案
在基于嵌入式的基于SVC的Program解决方案中，某个RunTestEn指令可能过于简短，这会导致18V00的内部地址计数器在其I/OS变得活跃之前增加。因此，第一VITEX器件的同步字从未被发出，并且第二VIETEX的同步字被第一个识别。
要纠正这个问题，手动增加REST参数（等待时间）之后，所有的NRMRST指令负载在SVD。有关推荐的RunTest参数值，请参阅下表。
……RunTest*参数*…等效等待时间
XTC18V04…1600000 TCK周期@ 1兆赫…1600毫秒
XC18V02……800000…800毫秒
XC18V01……400000…400毫秒
XC18V512…200000…200毫秒
XC18V256…110000…110毫秒
*在此表中指定的RunTest参数假定默认主串行ViTEX/E为4兆赫（最坏情况＝2.8兆赫）的CCLK速率。
VyTEX/E-E/II/II PRO，SpartanII/-III/- 3
ViTEX和Spartan家族的高电流绘制也可以在某些Program序列下发生。当影响程序连接到FPGA的PROM时，会出现这个问题。如果PROM和FPGA最初在上电时是空的，那么在冲击Program过程中，从PROM传送到FPGA的不完全比特流是可能的。具体而言，PROM可以在PROM的Program期间向FPGA传送不完整的比特流。偶尔，FPGA上的高电流吸引的结果会导致电源下降，并导致PROM上的冲击验证操作失败。
避免这一问题的一种方法是在FPGA上保持低功耗的IN引脚。在PROM被配置后释放init引脚，以便FPGA可以正确加载。
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