描述
关键词：定时、仿真、SIMPRIX、DCM、CKKFX、NO、反馈、警告、McLCKE期、违规
紧迫性：标准
一般描述：
当我仿真一个DCM时，报告如下警告：
“**警告：CLK上的McLCLK周期违反；
解决方案
一
当DCM的输入时钟频率不在数据手册中规定的有效范围内时，会发生此警告。（请参阅数据手册查看有效输入范围：HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣sIdx.jSP）
如果您只使用CLKFX输出并且不使用CLKFB，则输入时钟可能低至1 MHz。在这种情况下，如果输入时钟低于24 MHz，仿真将不正确地发出警告。
这个问题固定在最新的5.1i服务包中，可在：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包1。
二
对于5.1i SP1之前的软件版本，使用下面的工作或忽略警告。如果只使用DCM的CLKFX输出，则只使用此工作：
为了Verilog在TestBooST中输入与以下类似的信息：
FuPARAM UUT.UE.DCM.Max PurrCKIN＝1000000；
这假设您用“UUT”的实例名实例化顶层，并且DCM在顶层被实例化，实例名为“UE-DCM”。
为了VHDL语言添加配置语句。
对于行为仿真，配置语句看起来像：
TestBayes的配置MyOnCuffic行为
为了行为
对于UUT:Top级
顶拱
对于UE-DCM:DCM使用实体UNISIM.DCM
通用映射（Max Plurkin＝& t；时间（1000 ns））；
结束；
结束；
结束；
结束；
末端My-组态行为；
对于时序仿真，配置语句将看起来像：
测试平台的配置MyOng配置时序
为了行为
对于UUT:Top级
顶拱
对于UY-DCM:XY-DCM，使用实体SIMPRIM.XY-DCM
通用映射（Max Plurkin＝& t；时间（1000 ns））；
结束；
结束；
结束；
结束；
结束My配置时钟；
（这些配置语句也位于TestBooad中）。
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