12.1个已知的问题-时间-“警告:时间:2491 -没有时间限制发现,做默认枚举”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1个已知的问题-时间-“警告:时间:2491 -没有时间限制发现,做默认枚举”

描述

当执行静态时序分析时,会发生以下警告:

“警告:计时:2491没有发现时间限制,做默认枚举。”

这个警告意味着什么?严重吗?如何避免?

解决方案

静态时序分析是通过分析一个针对用户指定的时序约束的设计来执行的。如果没有约束,静态定时工具几乎没有什么可报告的。如果定时工具没有受到任何约束,系统通过一个称为缺省枚举的过程自动创建公共约束,并分析这些约束条件下的设计。(这类似于跟踪分析中的高级分析(-A),或分析时序分析器中自动生成的约束。)

该过程对于获得设计性能的快速估计是有用的。但是,在布线和布线的过程中,你应该约束你的设计以获得更高的质量(Qor)。γ

有关如何约束设计的信息,请使用Xilinx约束编辑器。

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