ViTeX II配置失败,init永远不会变低,并且完成不高。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ViTeX II配置失败,init永远不会变低,并且完成不高。

描述

关键字:BitGen、配置、失败、JTAG

紧迫性:标准

一般描述:
如果从配置GUI选项中选择“禁用读回和重新配置”,则将比特流的安全设置设置为2级。

当我试图Program一个ViTEX II器件并用这些选项生成比特流时,器件无法完成配置。初始化引脚不低,完成引脚不高。

安全设置不允许最终配置写入完成。

解决方案

当使用当前4.1软件时,安全设置必须设置为“无”或“级别1”(默认值已设置为安全性“无”)。

在GUI中,在“Program属性”选项中,单击“读回”选项卡,并确认在生成比特流之前选择“启用回读和重新配置”(默认)或“禁用读回”。

如果先前生成了比特流,则可以通过打开“DejiNo.BGN”文件来检查安全设置,并验证“BITGEN选项的摘要”将安全选项列为“无”或“级别1”。

从4.2i Service PACK 2开始,BITGEN产生了一个比特流,它成功地配置了器件。这种新的比特流早就断言一个全局信号(称为GHO),因此该器件将在一个通道中被配置。

4.2i Service PACK 2可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新

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