1.1i CPLDFIT错误:CPLD:832 – NET被分配给该器件的无效位置(PX),或者该PIN不支持该信号的功能。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

1.1i CPLDFIT错误:CPLD:832 – NET被分配给该器件的无效位置(PX),或者该PIN不支持该信号的功能。

描述

一般描述:

当在ProjaveNavigor中运行实现时,类似以下消息之一的消息发生:

“错误:CPLD:832—‘NET’被分配给一个无效的位置(PX)对于这个器件。这将防止设计在当前器件上装配。NET必须在重新安装之前重新分配。

“错误:CPLD:6 -不能分配输出引脚MODAPX*(FB1Y4)。该引脚不支持该信号的功能。

*PX-X是一个PIN号。

解决方案

为了解决这个问题,请检查以下内容:

-检查器件数据表以查看“PX”是否是不能用于I/O的专用PIN(例如JTAG PIN、VCC、GND等)。

-确保您使用适当的符号来进行位置约束:

A)固定包(PC、VQ、TQ、HQ)的例子,其中“Y”是PIN号码:

NET DATAIN LOC=Py;

b)球栅封装(FG,BG,CS)的例子,其中“X”是行字母,“Y”是列号:

NET DATAIN LOC=XY;

-确保没有在同一位置上设置禁止约束。

数据表可在:

HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣sIdx.jSP

仅冷却器XPLA3

如果您试图使用JTAG引脚作为I/O,请确保您已使用判定元件在软件中选择“备用ISP引脚”。

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