ViTEX-II DCI——当使用BitGen中的“RealZeDCI”选项时，我看到在我的分裂终止的I/O（HSTL、SSTL、GTL、LVDS）上有一个意外的DC偏移。
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解决方案
这是冻结DCI时钟的预期结果。DC偏移可能影响以下I/O标准：
DCI驱动程序：HSTLIIII~DCI、HSTLLIVIVDCI、SSTL2IIII~DCI、SSTL3IIII~DCI、GTL
DCI接收机：HSTL（ALL）、SSTL（ALL）、GTL、LVDSYDCI、LVDSEXTEXDCI
SSTL是最受影响的，它可以具有大约+/-100毫伏的直流偏移。然而，用“RielZeDCI”，最坏情况的误差比先前在所有电压和温度上的差5%。这仍然是一种终止信号的好方法，它通常比电阻器工作得更好，因为存根和电阻器终端不在芯片上。
直流偏移在Bank之间。同一Bank中的所有I/O都具有相同的DC偏移量。因此，当同一总线的I/OS保持在同一Bank时，避免了偏移。对于具有较高VCO的I/O标准，偏移可能更高。在某些情况下，您可以看到直流偏移高于+/-100毫伏，VCCO＝3.3V。请参阅。（赛灵思解答11814）有关DCI容错性的更多信息。