NETGEN,时序仿真-三态网络路由延迟对于某些路径是悲观的-Xilinx-AMD社区-FPGA CPLD-ChipDebug

NETGEN,时序仿真-三态网络路由延迟对于某些路径是悲观的

描述

当在一个包含多个驱动三态网络的设计上运行时序仿真时,对于某些路径来说,网络延迟是悲观的。通常,网络延迟在SDF文件中被建模为由网络驱动的组件上的输入端口延迟。当多个三态组件具有相同的目的地时,存在多个网络延迟,但是只有一个延迟可以被建模;软件选择最坏情况延迟。例如,考虑下面的例子:

TBUF1-≫Load 1:网络延迟=400 ps

TBUF2-≫Load 1:网络延迟=600 ps

TBUF3≫Load 1:网络延迟=500 ps

将600 ps的网络延迟放在Load 1的输入端口上。在时序仿真中,从所有三个TBUFS到Load 1的净延迟为600 ps。

因此,时序仿真可以报告安装违规,即使设计满足时序。

解决方案

为了解决这个问题,使用这些路径的LUT映射而不是TBUFs。你可以使用映射“-TX”开关自动重新映射TBUFs into LUTs。

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