描述
一般描述:
当我分析VHDL设计时,出现以下错误:
“错误:HDL分析器:837和lt;文件& gt;vHD线XX。维度和lt的索引大小;& & t;端口& gt;不是& n& gt;
为什么?
解决方案
如果组件声明和实体声明之间的向量或数组大小不同,则会发生此错误。Y的值将是1,除非端口是多维数组。
为了解决这个问题,改变声明(S),以便在由XST解析器评估后,向量或数组的大小匹配。
一般描述:
当我分析VHDL设计时,出现以下错误:
“错误:HDL分析器:837和lt;文件& gt;vHD线XX。维度和lt的索引大小;& & t;端口& gt;不是& n& gt;
为什么?
如果组件声明和实体声明之间的向量或数组大小不同,则会发生此错误。Y的值将是1,除非端口是多维数组。
为了解决这个问题,改变声明(S),以便在由XST解析器评估后,向量或数组的大小匹配。
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