描述
关键字:XST,935,块,声明,名称,Verilog
紧迫性:标准
一般描述:
当用XST编译Verilog设计时,出现以下错误:
“错误:xST:935 & lt;文件& gt。v线XX。以前声明的块“名称”。
解决方案
顺序语句可以用Verilog中的标识符来命名,但名称必须是唯一的。语句不能给出与使用的信号、实例名或模块本身相同的名称。
在下面的示例中,“Top”是一个使用的非法名称:
&代码;
模块顶部(CLK,DIN,DOUT);
输入CLK,DIN;
输出输出;
Reg Dout;
总是@(PASECLK CLK)开始:DOUT//过程可以在这里命名,但是名称必须是唯一的。
DIN = DIN;
结束
终端模块
&代码/代码;
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