4.2i核心生成器——“错误:当Port B为并行乘法器签名时,端口B宽度不能为1”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2i核心生成器——“错误:当Port B为并行乘法器签名时,端口B宽度不能为1”

描述

关键词:COREGEN,乘法,并行

紧迫性:标准

一般描述:
当我使用核心更新与IP更新γ1(4.1i系列)时,我不能使用乘法器4核生成系数为-1的常系数乘法器。当我尝试这样做时,报告如下错误:

“错误:当Port B为并行乘法器签名时,端口B宽度不能为1。”

解决方案

为了避免这个问题,创建一个2端口乘法器(取消选择常量),并将端口B连接到– 1的符号值。

这个问题已经被固定在乘法器V5.0内核中,这在4.2i IP更新2中是可用的:
HTTP://Spop.xILIX.COM/IPCCANT/COREGEN/UPDATET.HTM

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