4.2i核心生成器-“错误：XST：1031 – MyoCyr.V线245。模块’CyReqfFDV5O0’未定义…

描述

关键词：COREGEN，ISE，项目，导航器，XST，综合，Sypple，Sypple，SyopSyes，Verilog，VHDL

紧迫：热

一般描述：
当我从ProjaveNavigor用核心生成器模块运行“综合”时，报告了以下XST错误：

“继续编译源文件”设计顶
错误：XST：1031 – In BykkR.v线837。模块’CuMuxBuxV5y0 ‘未定义
错误：XST：1031 – In BykkR.v线1937。未定义的模块’CyReqfFDV5Y0′
错误：XST：1076 – TopyIntIn DeIt.V行58。标识符“init”未声明
编纂中的61大误区
—GT；
exeBoad从程序c:/xilinx/bin /nt/xSt.exe检测到“6”的返回代码。

完成：退出代码失败：0006。

上面的错误是由XST（Xilinx综合工具）报告的——其他综合工具可能会出现稍微不同的错误。

SypPrimes报告下列错误：

“@ E：”/家/米奇/COREGEN/测试/ SIDYV2/Syth/In BykxRe.v：：180:13:180:16.未知分配目标。

如果在设计中使用下列核心可以看到这些错误：

DDCV1V0 0（Verilog或VHDL）
MaqV22O0（Verilog）
SIDIV2Y0（Verilog）（SID也被称为交织器/去交织器）。

解决方案

发生错误是因为由核心生成器生成的行为模型不包括“SyopSoopTraseEXOFF”、“SyopiStReleTeOon”和“综合BrimeBox”属性。

为了解决这个问题，手动在行为模型中适当地添加“SyopSyStReleEXOFF”、“SyopiStReleTeon on”和“BieldBrimeBox”。

VHDL语言

对于由核心生成器生成的每个行为模型（编辑& lt；MyoCyr.G.V.HD文件），添加以下两行：

——SyopSysTelaTeleXOFF& lt；=＝＝＝在文件顶部添加此行
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
…
…
…
末端分离；
——SyopSysTraseLeon on& lt；=＝＝=在文件末尾加上这行

Verilog

编辑.lt；MyoClult.g..v文件。

每个行为文件中有三个模块：一个用于主核心模块，一个用于模块“ROC”，另一个用于模块“TOC”。因此，必须添加总共三对“SyopSysTraseLeOffic”和“SyopSysTraseLeOon”属性。此外，必须添加三“/ /综合BrimeBox”。

例如：

模块MyoCype
CLK，
FD，
喧嚣，
总工程师，
ACLR
dout,
RDY，
块启动
块端
；
/综合黑匣子lt＝＝＝＝加上这一行
输入CLK；
输入FD；
输入〔7∶0〕DIN；
输入CE；
输入ACLR；
输出〔7∶0〕输出；
输出RDY；
输出块启动；
输出块结束；
//SyopiStReTeleXOFFlt＝＝＝＝加上这一行
线N0＝1’B0；
线N1＝1’B1；
…
…
…
导线BU59YO；
分配N90＝BU59IO；
BUF BU59
I（BU59I I），
O（Bu59IO）
；
//SyopiStRelATEXONlt＝＝＝＝加上这一行
终端模块

模块ROC（O）；
/综合黑匣子lt＝＝＝＝加上这一行
输出O；
Reg OXOUT；
参数宽度＝100；
//SyopiStReTeleXOFFlt＝＝＝＝加上这一行
BUF B1（O，OOU-OUT）；
最初的
开始
OOXOUT＝1；
α宽OOUT＝0；
结束
//SyopiStRelATEXONlt＝＝＝＝加上这一行
终端模块

模块TOC（O）；
/综合黑匣子lt＝＝＝＝加上这一行
输出O；
Reg OXOUT；
参数宽度＝100；
//SyopiStReTeleXOFFlt＝＝＝＝加上这一行
BUF B1（O，OOU-OUT）；
最初的
开始
OOXOUT＝1；
α宽OOUT＝0；
结束
//SyopiStRelATEXONlt＝＝＝＝加上这一行
终端模块