描述
关键词：ECS，宏，FMAP，AND 8，和OR8，或，HDLParser
紧迫性：标准
一般描述：
当我从ISE中运行“检查设计规则”时，使用包含FMAP的宏（即“OR8”、“OR12”、“AND 8”等）进行示意性设计，报告以下错误：
“错误：HDL分析器：1411和lt；文件名。vHF & gt；模式输出的参数O不能与模式In的形式端口关联。
解决方案
一
问题的根源在于宏的末级原语的输出端口“O”的端口极性（例如，宏的最后一个基元和8和2）与FMAP的端口极性“O”冲突。
这个问题固定在最新的4.2i服务包中，可在：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是4.2i服务包3。
二
你也可以通过以下步骤来解决这个问题：
-在ECS中插入宏/符号。
-从最后一个阶段原语删除输出端口（例如，宏和8的AND2）。
-将一个网络连接到AND2的输出，并将其命名为“TEMP”，它将连接到FMAP的“O”（这也将将FMAP的“O”网络更改为“TEMP”）。
-将AND2的网络“TEMP”连接到BUF的输入。
-将BUF的输出连接到输出端口（命名为“O”）。
-保存更改
-返回ISE GUI并启动“检查设计规则”。
-错误现在消失了，问题也解决了。
请注意，对宏的更改是永久性的。
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