4.2i时序分析器- VelTEXI/PRO原语FDRCPE和FDDRSE分析不正确-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2i时序分析器- VelTEXI/PRO原语FDRCPE和FDDRSE分析不正确

描述

一般描述:

当从同步元件向FDDRPE或FDDRSE双数据速率原语指定一个O/TO约束时,时序分析器将IOB触发器都放置在上升时钟和下降时钟时间组中。这导致路径报告在下降和上升时间组之间的定时报告中不正确。

解决方案

这个问题是固定在下一个主要版本的时序分析仪。

请登录后发表评论

    没有回复内容