5.1i核心发生器-异步FIFO输出RDYCOUNT和WRYCOUNT在仿真中不适当增加/减少-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i核心发生器-异步FIFO输出RDYCOUNT和WRYCOUNT在仿真中不适当增加/减少

描述

一般描述:

当我运行仿真(行为和时序)过程时,RDYCUT计数和WRY计数输出不适当增加或减少。这种行为发生在仿真(行为和时间)以及在器件中。

解决方案

当RDYCLK和WRYCK异步运行,同时读写操作同时执行时,这种故障更加明显。

这个问题是由于核心的异步性质发生的。这不是异步FIFO内核中的bug,而是异步内核的限制。

WRSH计数和RDYCOUNT值不应用于获得异步FIFO的精确数据计数,因为在任何给定时间,该值可能被几个计数关断。WRSO计数和RDY计数应作为一个量规来确定FIFO状态。虽然RDYCOUNT和WRYCOUNT值的输出似乎不正确,但是异步FIFO的基本功能不受影响,并且它将继续正确地读取和写入。

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