4.2影响-多链路电缆不一致程序XC18V04并行模式-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2影响-多链路电缆不一致程序XC18V04并行模式

描述

关键字:JTAG、Programmer、Mulink、18V00、并行

当我用一个MulnLink USB电缆为并行输出模式ProgramXC18V00 PROM时,18V00不被设置为并行输出模式。

(这个问题只发生在18V00 PROM使用MulnLIX电缆Program时)。

解决方案

这个问题固定在最新的4.2i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是4.2i服务包3。

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