仿真,DCM-CLKDV输出与CLK0的下降沿对齐,而不是CK0的上升沿。xilinx_wiki6年前发布60 描述 时钟除法输出(CLKDV)与CLK0的下降沿对齐,而不是CLK0的上升沿(这只在DCM复位脉冲被断言为小于一个时钟周期时才被观察到)。 解决方案 为了避免这个问题,始终断言DCM重置一个以上的时钟周期。 FPGAxilinx赛灵思
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