描述
当PROG引脚在ViTEX II器件的配置期间被切换时，在配置结束时，完成引脚仍然很高；然而，该器件没有被正确Program。
解决方案
在正常情况下，在VyTEX-II JTAG配置中发生以下事件：
-同步字被发送到器件。
启动时钟设置为“JTAG时钟”。
– CRC寄存器复位，然后保持运行CRC值。
-配置信息被发送到器件。
-将器件中的运行CRC值与比特流中的CRC值进行比较。
-如果没有检测到CRC错误，则将JStand命令发送到JTAG指令寄存器。
启动顺序由TCK。
有关此过程的完整细节，请参阅VyTEXII或ViTEX-II Pro用户指南的配置章节中的“JTAG/边界扫描Program模式”部分：
ViTEXII平台FPGA用户指南
HTTP://www. xLimx.COM/Sputto/DooptActudi/UsSeriGudieS/UG0.2.PDF
VelTeX II Pro和ViTEX II Pro X FPGA用户指南
HTTP://www. xLimx.COM/Sputto/DooptActudi/UsSeriGudieS/UG012PDF
在配置期间声明ViTEX II器件上的PROG会导致下列情况：
启动时钟设置重置为其默认值（JTAGLCK）。
-配置逻辑与位流之间的同步丢失。
同步丢失意味着器件不识别任何其他配置数据。没有配置该器件的一部分，不执行CRC校验，并且未检测到CRC错误。
当JTAG JStand命令发送到（尚未配置的）器件时，器件进入启动序列，并且完成高。γ
相关文件
–ViTEX和ViTEX II FPGA同步：（赛灵思解答7891）
–ViTEX和ViTEX II FPGA CRC算法/检查：（赛灵思解答6484）和（赛灵思解答14607）
–VIETEX FPGA启动序列：（赛灵思解答8240）（这也属于ViTEX II）。
–PROG销对ViTEX II FPGA龙头的影响：（赛灵思解答11508）
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