61i ISE -“错误：XST-XXX.VF线XXX。在XST Verilog中综合ECS示意图时，报告解析错误，期望“错误”或“′”或“′”或“′”′。

描述

关键词：总线、定界符、综合、综合、I/O、标记、非法、VHDL、总线

紧迫性：标准

一般描述：
当我在XST Verilog中综合一个ECS示意图时，报告了以下错误：

“错误：XST-XXX.VF线XXX。解析错误，期望“错误”或“”、“或”“”
“错误：XST-XXX.VF线XXX。解析错误，期待”；”

解决方案

当命名I/O标记时，特别是当从总线上这样做时，不能使用下列字符：（）、{}或[]。如果使用这些括号，将在端口声明中的“.vHF”文件中创建非法VHDL代码。

为了解决此限制，在总线抽头网络和I/O标记之间添加缓冲区；给I/O标记一个不包含（）、{}或[]的名称。

7.1i将允许总线名称用于I/O标记。